關於DDR3布線規范和技巧


關於DDR3布線的一些規范(個人總結)
本規范為個人總結,介紹得比較簡單。當然,具體規范不止這么點。寫得不好的地方還請見諒。
1. 一、阻抗方面
DDR3要嚴格控制阻抗,單線50ohm,差分100ohm,差分一般為時鍾、DQS。以下為一個6層板阻抗層疊,具體信息可參考附件阻抗表文件。
 

在走線過程中,盡量減小阻抗跳變的因素,比如:換層(無法避免)、保證參考平面完整不跨分割、線寬變化、避免stub線等。
2. 二、 時序要求
為滿足DDR3時序,需要將DDR3信號分組走線。數據線每八根一組,外加相應的DQS和DQM(如:DQ0-DQ7,DQS0,DQS0#,DQM0分為一組,依次類推),走線必須同組,一組線之間不能有其他信號線,且保證同層,換層次數一致,長度誤差控制在±10mil內;地址線、控制線、時鍾線分為一組,長度誤差控制在±25mil內,如果速率很高的話,等長規則可以控嚴格點。
 

3. 三、 布局
布局整齊,根據走線調整DDR位置。如果走菊花鏈,兩片DDR3距離可適當拉近,以節約空間。如果走T型,多片DDR3中間需要打孔,可適當拉開距離。DDR3與CPU之間在滿足工藝要求的條件下,盡可能放近點,以免走線過長。所有DDR3濾波電容緊挨電源管腳放置,以免影響濾波效果。最好每個電源管腳對應一個濾波電容。
DDR3電源模塊要盡量靠近CPU及DDR3。減小電源路徑上的一些干擾。
4. 四、 布線
布線要求同組同層,最好都參考地平面。時鍾對內等長要小,兩根線誤差小於5mil。時鍾與其他信號線之間距離最好大於15mil,當然,距離越大越好。其它信號線之間在有空間的情況下保證線間距3W,局部區域可適當減小距離。以減小信號之間的串擾。
DDR3地址線、控制線、命令線FLY-BY的走線方式,以提高信號質量。采用FLY-BY設計,可降低同時開關噪聲(SSN)
假如DDR參考電源平面,一定要保證電源平面的完整性,所有信號線都有完整的參考平面,以免由於跨分割帶來的阻抗跳變。
5. 五、其他
DDR信號線應遠離其他信號。


轉自: http://www.allegro-skill.com/thread-67-1-1.html




DDR3 是電子系統中極其重要的一種芯片。 它可以在時鍾線的上升沿和下降沿分別對數據進
行讀取操作。故有着很高的讀寫速率。但正是這高速的讀寫速率是的 DDR3 的系統在布局
布線上有着很高的要求。正確的布局布線不僅可以使的 DDR3 存儲系統可以正常的工作。
並且可以很大程度上減少電磁干擾。
下面是一些關於 DDR3 的布線規則和建議:
1:最少三層信號線,最好四層
2:使用 FBGA 封裝的 DDR 器件,要求 DQ,DQS,DM 和時鍾信號線以 Vss 為參考。地址,
命令,控制線以 VDD 為參考。為了保證良好的電源供電,通常的方法是在 PCB 外層信號
層鋪上 VDD。
3:減小信號返回路徑的長度,減小傳輸電流和電磁輻射。 Micron 要求把 Vdd 和 Vss 相鄰近
放置。
4: Vref 的建議:低電感去耦電容離 Vref 引腳越近越好。 Vref 的線越粗短越好。為了減少
耦合, Vref 離信號線最少 2cm。
5:對於輕載,(小於四個 DDR3 器件)可以通過簡單的電阻分壓產生 Vref。這樣 Vref 可以
跟蹤到 VddQ 的任何電壓變化。
6:對於器件非常多,負載特別重的情況下。用一個電源 IC 就可以了。常用的 DDR3 比如
Micron 成功的使用了很多內置 MOSFET 的開關電源。
7: 這些電源可以為 VTT 電路提供 3A 的電流, 並且有一個獨立的線性的可提供 3ma 的 Vref。
8: ref 設計准則: 最小 20-25mil 寬, 以減小線上的電感。和其他鄰近的信號線最少有 15-25mil
的間距。
Vref 和 VddQ 之間放置 0.1uf 的去耦電容。
Vref 和 VssQ 之間放置 0.1uf 的去耦電容。
放置去耦電容以去耦。
9:在設計 DDR 存儲器的時候,電源需要認真的考慮。因為 DDR 需要 3 個精准的電壓。 1:
VddQ,Vtt 和 Vref。 VTT 是存儲器總線端接電壓所需電壓值是 VddQ/2.
10: VDD 和 VDDQ 有着很高的電流,用於給 DDR 內核和器件的 IO 口供電。 Vref 大小為
Vdd 的一半,用於和 DDR 內部信號做比對。
11:當 DQ 和 VTT 工作頻繁的時候, VTT 的傳輸電流高達 3.5A。盡管說平均值而言這個電
流只有 0A。但是會有很大的隨機性的變化。這個取決於地址或者數據的樣式。
12: VTT 連接一個 RT 用來端接命令線和地址線。
13: VTT 在 PCB 上端接 DQ 和 DQS。當沒有數據傳輸的時候 DQS 要充電到 VDDQ/2。
14: VTT 不能用來端接 DDR 時鍾引腳。 CK 和 CK#用 100 到 121 歐姆的電阻來端接。只有
對 CK 和 CK#進行差分端接了才能達到最理想的差分端接效果。
15:VTT 和 VREF 電源島必需分開放置並且如果在同一層的話必需最小保證 150mil 的間距。
最好別放在同一層。
16: VTT 電源島必需放在存儲通道的最后端,盡量靠近最后一個器件。
17:在最后端 VTT 電源島最小需要兩個額外的去耦電容( 4-7uF)和兩個大容量的 100uF 的
電容。
18: VTT 的電源島的線寬最小 150mil,最好 250mil。
19:在初始化的時候 VTT 必需在 VDDQ 上來之后再上來。避免器件的柵鎖。 VTT 通常和
VREF 同步。
20:當信號和多點連接的時候建議使用平橫 T 型布線。將讀寫存儲器的器件和串聯電阻放
到底部, VTT 和端接電阻放到頂部, DDR 器件分列於左右。
21:對於雙向的地址線,控制線和命令線,最佳的 RS 放置位置將由仿真決定。通常在總線
的中部或者靠近控制器。如果偏斜的要求達到了,不需要和 DQ 的放在同一個位置。
22:對於並聯結構雙向的數據信號線, RS 盡量靠近處理器或者 FPGA 放置。
23: RS 和 RT 的值取決於驅動強度等,需要仿真和架構測試。
24: RT 的建議值是 22 到 27 歐姆。最大 56.這個需要仿真來優化。保證不超過 VIN 和 VIL
的閾值。
25:當系統 DDR 的個數大於 4,布線長度大於 2 英寸,強烈建議加上端接電阻。
26:當所用的 DDR 小於 4 個,連線長度小於 2 英寸的時候,建議串聯端接。當連線長度大
於 2 英寸的時候建議並聯端接。
27:當多於 5 個 DDR 在板子上,布線長度超過 2 英寸,仿真效果很差。需要並聯端接
28:為了方便扇出,建議把功能相近的 10 跟左右的線放在一個信號層。為了減少串擾數據
線和地址線、控制線分開放。
29:相近功能的放在一起可以減少偏斜,這也要求這些信號線布線長度相差無幾。地址線在
同一層布,將數據線和地址線,命令線以及控制線分開布線會減小偏斜。
30:數據線長度差在+、 -50mil 之內,走成 S 形狀。
31:從分開點到 DDR 器件的布線長度小於 1 英寸,在分開點處放置 100 到 120 的並聯端接
電阻。
如果布線長度大於 1 英寸,需要在兩個 DDR 處各放置一個 200 到 240 的並聯端接電阻 RT.
32:從分開點到 DDR 器件的布線長度小於 1 英寸,在分開點處放置 100 到 120 的並聯端接
電阻。
如果布線長度大於 1 英寸,需要在兩個 DDR 處各放置一個 200 到 240 的並聯端接電阻 RT.
以上內容摘選翻譯自 Micron 的官方數據手冊


轉自: http://wenku.baidu.com/link?url=Hva9PkVwYZv8KSEWftSqTKD9yzfJYvzYzogkoGYHHuBiHo8vkdbbr2hCrb1gwwbN4qHgH4KTZmE4j_1egncPBl4BfSDdweOggicEc2i83z3


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